systemverilog

[US]/ˌsɪstəmˈvɜːrɪlɒɡ/
[UK]/ˌsɪstəmˈvɛrɪlɔːɡ/
Häufigkeit: Sehr Hoch

Übersetzung

n. Eine einheitliche Hardware-Beschreibungs- und Verifikations-Sprache, die die IEEE 1364 Verilog erweitert.

Redewendungen & Kollokationen

systemverilog code

SystemVerilog-Code

systemverilog design

SystemVerilog-Entwurf

systemverilog module

SystemVerilog-Modul

systemverilog testbench

SystemVerilog-Testbench

systemverilog verification

SystemVerilog-Verifikation

systemverilog interface

SystemVerilog-Schnittstelle

systemverilog task

SystemVerilog-Aufgabe

systemverilog function

SystemVerilog-Funktion

systemverilog package

SystemVerilog-Paket

systemverilog constraint

SystemVerilog-Beschränkung

Beispielsätze

the systemverilog syntax supports advanced data types.

Die SystemVerilog-Syntax unterstützt erweiterte Datentypen.

i wrote a comprehensive systemverilog testbench for the design.

Ich habe einen umfassenden SystemVerilog-Testbench für das Design geschrieben.

the systemverilog simulation ran successfully on the server.

Die SystemVerilog-Simulation lief erfolgreich auf dem Server.

we instantiated the systemverilog module in the top-level design.

Wir haben das SystemVerilog-Modul im obersten Design instanziiert.

the systemverilog interface simplifies the communication between blocks.

Das SystemVerilog-Interface vereinfacht die Kommunikation zwischen Blöcken.

systemverilog assertions helped catch the timing violation.

SystemVerilog-Assertions haben dabei geholfen, die Zeitverletzung zu erkennen.

the systemverilog class encapsulates the transaction logic.

Die SystemVerilog-Klasse kapselt die Transaktionslogik.

systemverilog uvm provides a standard verification methodology.

SystemVerilog UVM bietet eine standardisierte Verifikationsmethodik.

the systemverilog dpi allows interaction with c functions.

Das SystemVerilog DPI ermöglicht die Interaktion mit C-Funktionen.

the synthesis tool supports systemverilog constructs.

Das Synthesetool unterstützt SystemVerilog-Konstrukte.

systemverilog enum types improve code readability.

SystemVerilog-Enum-Typen verbessern die Lesbarkeit des Codes.

the systemverilog always_ff block ensures proper flip-flop inference.

Der SystemVerilog always_ff-Block stellt eine korrekte Flip-Flop-Implikation sicher.

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